Firmware - Luglio-Agosto 2014 / N°102/103 - (Page 60)

SPOTlight Figura 5 - Codice iniziale in ambiente Vivado HLS, che non tiene conto del comportamento della memoria tampone di linea dei dati video e NlogN rispettivamente nello scenario del caso peggiore, del caso medio e del caso migliore. Nel frattempo, per l'algoritmo bubblesort, la complessità è N2, N2, N. Questa, in sé, sembra una buona ragione per cercare un'alternativa. Nell'elaborazione delle immagini è necessario un comportamento determini- stico nel metodo di classiﬁcazione, allo scopo di produrre l'immagine in uscita ad una velocità costante. Di conseguenza, nessuno degli algoritmi sopra menzionati è un buon candidato per il nostro progetto FPGA con Vivado HLS. Le reti di classiﬁcazione offrono un modo per ottenere un tempo di esecuzione più rapido attraverso il ricorso all'esecuzione parallela. Il blocco costruttivo fondamentale di una rete di classiﬁcazione è il comparatore - un componente semplice che può ordinare due numeri, a e b, e quindi fornire il loro massimo e il loro minimo rispettivamente all'uscita superiore e all'uscita inferiore, effettuando un'inversione se necessario. Il vantaggio delle reti di classiﬁcazione rispetto agli algoritmi classici di ordinamento è che il numero di comparatori è ﬁssato per un determinato numero di ingressi. Di conseguenza, è semplice realizzare una rete di classiﬁcazione nell'hardware di un FPGA. La ﬁgura 3 illustra una rete di classiﬁcazione per cinque campioni (progettata con Xilinx System Generator). Notate che il ritardo di elaborazione è esattamente pari a cinque campioni, indipendentemente dal valore dei campioni in ingresso. Notate anche che i cinque segnali in uscita in parallelo sulla destra contengono i dati ordinati, con il massimo in cima e il minimo in fondo. La realizzazione di un ﬁltro delle mediane attraverso una rete di classiﬁcazione in linguaggio C è immediata, come illustrato nel codice in ﬁgura 4. Le direttive stabilite con il tool Vivado HLS sono inglobate nel codice C in sé (#pragma HLS). Vivado HLS richiede solo due direttive di ottimizzazione per gene- Figura 6 - Stima delle prestazioni di Vivado HLS per il filtro delle mediane elementare di riferimento, qualora dovesse essere usato come una funzione reale di alto livello; il risultato è lontano dall'ottimale rare del codice RTL ottimale. La prima consiste nel distribuire l'intera funzione con un intervallo di inizializzazione di 1 per avere una velocità dei pixel in uscita uguale alla frequenza di base dell'FPGA. La seconda ottimizzazione consiste nel rimodellare la ﬁnestra di pixel in registri separati, migliorando così la banda e accedendo a tutti i dati contemporaneamente in parallelo. FOCUS ON SKILLS INSIDE TOOLS ANALOG TIPS'N TRICKS MARKET NEWS SPOTLIGHT EVENTS ZAPPING MEMBERSHIP

Tabella dei contenuti per la edizione digitale del Firmware - Luglio-Agosto 2014 / N°102/103

TIPS'n tricks
FOCUS on Triplo DES con Microchip
SKILLs Delay/Block Debouncer
INside
Una Soluzione ZigBee a Singolo Chip
La famiglia XMEGA e gli ADC di Atmel
ANALOG “Sensing” Virtuale a 2-Fili per Regolatori di Tensione
SPOTlight
Proteggere gli Investimenti in R&D con l’Autenticazione Sicura
Vivado High-Level Synthesis
Il CMRR negli Operazionali ad Ampia Gamma Dinamica
News
EVENTS zapping
Guida

Firmware - Luglio-Agosto 2014 / N°102/103