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propagazione, approssimativamente intorno ai 50ns, vedi figura 2.
REALIZZAZIONE DEL RITARDO CON CLC
In figura 3 è possibile vedere lo schema
a blocchi del blocco di ritardo realizzato
utilizzando la periferica CLC.
Se il blocco viene configurato per non
generare un ritardo un sotto-blocco dedicato di pass-through realizzato tramite la periferica CLC permette di portare
il segnale d'ingresso direttamene all'uscita. In alternativa il segnale del mux di
uscita viene preso dal canale alternativo
dove il PIC Device Core genera l'attesa.
Per realizzare il pass-through l'unico
blocco CLC disponibile nel PIC10F322
viene configurato come in figura 4. Viene
utilizzata la TAB logica dedicata all'AND.
Come si può vedere dalla figura 4 nella
prima porta OR abbiamo il segnale d'ingresso che è l'unica entrata del GATE1.
Le restanti porte logiche OR (GATE2,
GATE3 e GATE4) non collegate sono
invertite in uscita in maniera in maniera che presentino un livello logico alto
all'ingresso della porta logica AND. Infine il segnale risultante va in uscita dopo
essere stato bufferizzato con un buffer
non invertente.
Se ci fosse l'esigenza di invertire il segnale
in uscita, sarebbe sufficiente far diventare
il buffer invertente come in figura 9, per
ottenere un segnale in uscita speculare a
quello in ingresso (vedi figura 6).
Figura 4: Configurazione del CLC.
Figura 5: Configurazione del CLC con uscita invertente.
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Tabella dei contenuti per la edizione digitale del Firmware - Luglio-Agosto 2014 / N°102/103